adn4604_usercfg.h File Reference

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Macros
#define	ADN4604_CFG_OUT_0   0 /* TCLKD_OUT */
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#define	ADN4604_EN_OUT_1   0 /* TCLKC_OUT */
#define	ADN4604_EN_OUT_2   0 /* TCLKA_OUT */
#define	ADN4604_EN_OUT_3   1 /* TCLKB_OUT */
#define	ADN4604_EN_OUT_4   1 /* FPGA_CCLK */
#define	ADN4604_EN_OUT_5   0 /* FP2_CLK2 */
#define	ADN4604_EN_OUT_6   1 /* LINK01_CLK */
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#define	ADN4604_EN_OUT_11   0 /* FIN1_CLK2 */
#define	ADN4604_EN_OUT_12   0 /* RTM_SYNC_CLK */
#define	ADN4604_EN_OUT_13   1 /* OP15C (Aux U-Fl connector) */
#define	ADN4604_EN_OUT_14   0 /* FIN2_CLK2 */
#define	ADN4604_EN_OUT_15   0 /* FIN2_CLK3 */

Macro Definition Documentation

ADN4604_CFG_OUT_0

#define ADN4604_CFG_OUT_0   0 /* TCLKD_OUT */

ADN4604_CFG_OUT_1

#define ADN4604_CFG_OUT_1   0 /* TCLKC_OUT */

ADN4604_CFG_OUT_10

#define ADN4604_CFG_OUT_10   14 /* FIN1_CLK3 */

ADN4604_CFG_OUT_11

#define ADN4604_CFG_OUT_11   14 /* FIN1_CLK2 */

ADN4604_CFG_OUT_12

#define ADN4604_CFG_OUT_12   14 /* RTM_SYNC_CLK */

ADN4604_CFG_OUT_13

#define ADN4604_CFG_OUT_13   15 /* OP15C (Aux U-Fl connector) */

ADN4604_CFG_OUT_14

#define ADN4604_CFG_OUT_14   14 /* FIN2_CLK2 */

ADN4604_CFG_OUT_15

#define ADN4604_CFG_OUT_15   3 /* FIN2_CLK3 */

ADN4604_CFG_OUT_2

#define ADN4604_CFG_OUT_2   0 /* TCLKA_OUT */

ADN4604_CFG_OUT_3

#define ADN4604_CFG_OUT_3   15 /* TCLKB_OUT */

ADN4604_CFG_OUT_4

#define ADN4604_CFG_OUT_4   15 /* FPGA_CCLK */

ADN4604_CFG_OUT_5

#define ADN4604_CFG_OUT_5   8 /* FP2_CLK2 */

ADN4604_CFG_OUT_6

#define ADN4604_CFG_OUT_6   13 /* LINK01_CLK */

ADN4604_CFG_OUT_7

#define ADN4604_CFG_OUT_7   8 /* FP2_CLK1 */

ADN4604_CFG_OUT_8

#define ADN4604_CFG_OUT_8   8 /* PCIE_CLK1 */

ADN4604_CFG_OUT_9

#define ADN4604_CFG_OUT_9   13 /* LINK23_CLK */

ADN4604_EN_OUT_0

#define ADN4604_EN_OUT_0   0 /* TCLKD_OUT */

ADN4604_EN_OUT_1

#define ADN4604_EN_OUT_1   0 /* TCLKC_OUT */

ADN4604_EN_OUT_10

#define ADN4604_EN_OUT_10   0 /* FIN1_CLK3 */

ADN4604_EN_OUT_11

#define ADN4604_EN_OUT_11   0 /* FIN1_CLK2 */

ADN4604_EN_OUT_12

#define ADN4604_EN_OUT_12   0 /* RTM_SYNC_CLK */

ADN4604_EN_OUT_13

#define ADN4604_EN_OUT_13   1 /* OP15C (Aux U-Fl connector) */

ADN4604_EN_OUT_14

#define ADN4604_EN_OUT_14   0 /* FIN2_CLK2 */

ADN4604_EN_OUT_15

#define ADN4604_EN_OUT_15   0 /* FIN2_CLK3 */

ADN4604_EN_OUT_2

#define ADN4604_EN_OUT_2   0 /* TCLKA_OUT */

ADN4604_EN_OUT_3

#define ADN4604_EN_OUT_3   1 /* TCLKB_OUT */

ADN4604_EN_OUT_4

#define ADN4604_EN_OUT_4   1 /* FPGA_CCLK */

ADN4604_EN_OUT_5

#define ADN4604_EN_OUT_5   0 /* FP2_CLK2 */

ADN4604_EN_OUT_6

#define ADN4604_EN_OUT_6   1 /* LINK01_CLK */

ADN4604_EN_OUT_7

#define ADN4604_EN_OUT_7   0 /* FP2_CLK1 */

ADN4604_EN_OUT_8

#define ADN4604_EN_OUT_8   1 /* PCIE_CLK1 */

ADN4604_EN_OUT_9

#define ADN4604_EN_OUT_9   0 /* LINK23_CLK */